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功能描述

PLL 使用说明

PLL 规格

PLL 是全局时钟架构的核心组成部分，可以参考 24M 晶振时钟输出非常宽且稳定的时钟，详见下表。

PLL 的逻辑特性和数据流如图 1 框图所示。

PLL 框图如下图所示：

图 1 PLL 框图

表 1 PLL 工作范围

说明	符号	最小/MHz	最大/MHz	备注
输入频率	FREF	1	1200	整数模式
输入频率	FREF	10	1200	小数模式
FBDIV[11:0]	PLLM	16	2500	整数模式
FBDIV[11:0]	PLLM	20	500	小数模式
REFDIV[5:0]	PLLN	1	63	REFDIV isn't equal to 3'b0
DIVQ0[2:0]	PLLOD1	2	7
DIVQ1[2:0]	PLLOD0	1	1
VCO 频率	FVCO	1066	3200	FREF * FBDIV[11:0] / REFDIV[5:0]
输出频率	FOUT	16	3200	FVCO / PLLOD0 / PLLOD1

PLL 配置

有 4 个分频器值（N、M 和 OD0、OD1）用于设置 PLL 输出时钟频率 PLLOUT：

PLL 输出频率 PLLOUT 由输入分频器和反馈分频器中设定值的比率决定。PLL 输出频率 PLLOUT 由以下公式计算得出：

			
			FBDIV[11:0] = PLLM
REFDIV[5:0] = PLLN
FDIV0[2:0] = PLLOD1
FDIV1[2:0] = PLLOD0
FVCO = FREF * FBDIV / REFDIV
PLLOUT = FVCO / FDIV0 / FDIV1
= FREF * PLLM /（PLLN * PLLOD0 * PLLOD1）

FREF 范围在 1MHz～1200MHz 之间；
除法后 FREF（REFDIV）必须在此范围内（1-63）；
FVCO 应在 1066MHz～3200MHz 之间；
PLLOUT 频率范围在 16MHz～3200MHz 之间。

重要说明

主时钟（CCLK、L2CLK、H2CLK、PCLK）频率可通过改变分频比分别或同时改变。必须遵守以下条件：

CCLK 的频率必须是 L2CLK 频率的 1、2、3 或 4 倍；
H2CLK 的频率必须是 PCLK 频率的 1 或 2 倍。

请勿违反上述限制，否则可能会出现不可预知的错误。