USER GUIDE / DISPLAY / MIPI DPHY TX / REGISTER DESCRIPTION

寄存器描述

TXPHY_ANA_REG00寄存器

TXPHY_ANA_REG00BASE + 0x000

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								bandgap_pd_en	lane_en_ck	Reserved		lane_en_1	lane_en_0	power_work_bp	power_work
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值。	R
7	bandgap_pd_en	Bandgap 上电控制：1=掉电，0=上电。	RW
6	lane_en_ck	Clock lane 控制：1=使能，0=禁能。	RW
5	Reserved	保留，应始终为默认值。	R
4	Reserved	保留，应始终为默认值。	R
3	lane_en_1	Data lane1 控制：1=使能，0=禁能。	RW
2	lane_en_0	Data lane0 控制：1=使能，0=禁能。	RW
1	power_work_bp	模拟区域上电 bypass 控制：1=使用 power_work 控制，0=使用逻辑信号 rstn 控制。	RW
0	power_work	模拟区域上电控制：1=上电，0=掉电。	RW

TXPHY_ANA_REG01 寄存器

TXPHY_ANA_REG01BASE + 0x004

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																														reg_ldopd	reg_pllpd
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	1	0	0	0	1	1

位	名称	说明	RW
31:2	Reserved	保留，应始终为默认值	R
1	reg_ldopd	LDO上电控制 0：上电 1：掉电	RW
0	reg_pllpd	PLL上电控制 0：上电 1：掉电	RW

TXPHY_ANA_REG03 寄存器

TXPHY_ANA_REG03BASE + 0x00C

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										reg_fbdiv_8	reg_prediv
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0	1	1

位	名称	说明	RW
31:6	Reserved	保留，应始终为默认值	R
5	reg_fbdiv_8	PHYPLLFBDIV[8]参数配置。	RW
4:0	reg_prediv	PHYPLLPREDIV[4:0]参数配置。	RW

TXPHY_ANA_REG04 寄存器

TXPHY_ANA_REG04BASE + 0x010

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								reg_fbdiv_7_0
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	1	1	1	0	1	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:0	reg_fbdiv_7_0	PHYPLLFBDIV[7:0]参数配置	RW

TXPHY_ANA_REG05 寄存器

TXPHY_ANA_REG05BASE + 0x014

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																													CLP
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0

位	名称	说明	RW
31:3	Reserved	保留，应始终为默认值	R
2:0	CLP	clocklane skew相位配置： 000：相位0 001：相位1 010：相位2 011：相位3 .... 111：相位7 0 相位采样最早，7相位采样最晚。相邻相位之间的每一步采样间	RW

TXPHY_ANA_REG06 寄存器

TXPHY_ANA_REG06BASE + 0x018

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								ldo_ref_sel_1	Reserved			ldo_ref_sel_0	Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7	ldo_ref_sel_1	ldo_ref_sel[1] LDO输出HS Vcom配置	RW
6:4	Reserved	保留，应始终为默认值	R
3	ldo_ref_sel_0	ldo_ref_sel[0] LDO输出HS Vcom配置 2‘b00：ldo 输出电压为400mv 2‘b01：ldo 输出电压为350mv 2‘b10：ldo 输出电压为460mv 2‘b11：ldo 输出电压为520mv	RW
2:0	Reserved	保留，应始终为默认值	R

TXPHY_ANA_REG08 寄存器

TXPHY_ANA_REG08BASE + 0x020

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										pll_lowclken	Reserved	data_lane_vod
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	1	1	1	0

位	名称	说明	RW
31:6	Reserved	保留，应始终为默认值	R
5	pll_lowclken	phy pll 低频率设置 0：PLL频率被1分频 1：PLL频率被（POSTDIV*2）分频（默认值）	RW
4	Reserved	保留，应始终为默认值	R
3:0	data_lane_vod	datalane VOD范围设置 4‘b1000：小范围 4‘b1100：中等范围 4‘b1110：大范围(默认值) 4‘b1111：超大范围	RW

lptx Zn驱动强度设置

TXPHY_ANA_REG09BASE + 0x024

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								lptx_drive_Zn				lptx_drive_Zp
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	1	1	1	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:4	lptx_drive_Zn	lptx Zn驱动强度设置 4‘b1000：小范围 4‘b1100：中等范围 4‘b1101：大范围(默认值) 4‘b1111：超大范围	RW
3:0	lptx_drive_Zp	lptx Zp驱动强度设置 4‘b1000：小范围 4‘b1100：中等范围 4‘b1101：大范围(默认值) 4‘b1111：超大范围	RW

TXPHY_ANA_REG0B寄存器

TXPHY_ANA_REG0BBASE + 0x02C

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																												clock_lane_vod
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	1	1	1	1	0

位	名称	说明	RW
31:4	Reserved	保留，应始终为默认值	R
3:0	clock_lane_vod	clock lane Vod范围设置 4‘b1000：小范围 4‘b1100：中等范围 4‘b1110：大范围(默认值) 4‘b1111：超大范围	RW

TXPHY_ANA_REG11 寄存器

TXPHY_ANA_REG11BASE + 0x044

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								LDO 1.2V
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0	0	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:6	DL_PHASE	Data 采样phases设置 2‘b00：Data 采样phase 0 2‘b01：Data 采样phase 1 2‘b10：Data 采样phase 2 2‘b11：Data 采样phase3	RW
5:0	Reserved	保留，应始终为默认值。	R
7:0	LDO 1.2V	默认power up，写8’hc2power down，关闭LDO 1.2V	RW

TXPHY_ANA_REG17 寄存器

TXPHY_ANA_REG17BASE + 0x05C

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	1	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值。	R
7:0			RW

TXPHY_ANA_REG18 寄存器

TXPHY_ANA_REG18BASE + 0x060

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								ck_lane_pre-emphasis	lane0_pre-emphasis	lane1_pre-emphasis	Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7	ck_lane_pre-emphasis	clklane pre-emphasis配置 1：pre-emphasis使能 0：pre-emphasis禁能	RW
6	lane0_pre-emphasis	data lane0pre-emphasis配置 1：pre-emphasis使能 0：pre-emphasis禁能	RW
5	lane1_pre-emphasis	data lane1pre-emphasis配置 1：pre-emphasis使能 0：pre-emphasis禁能	RW
4:0	Reserved	保留，应始终为默认值	R

TXPHY_ANA_REG19 寄存器

TXPHY_ANA_REG19BASE + 0x064

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								ck_lane_pre-emphasis		Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	0	0	0	0	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:6	ck_lane_pre-emphasis	clklane pre-emphasisrange配置 00：小范围 01：中范围 11：大范围 10：保留	RW
5:0	Reserved	保留，应始终为默认值	R

TXPHY_ANA_REG1A 寄存器

TXPHY_ANA_REG1ABASE + 0x068

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								lane0_pre-emphasis		Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	0	0	0	0	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:6	lane0_pre-emphasis	lane0pre-emphasisrange配置 00：小范围 01：中范围 11：大范围 10：保留	RW

TXPHY_ANA_REG1b 寄存器

TXPHY_ANA_REG1bBASE + 0x06C

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																											lane1_pre-emphasis		Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	1	1	0	0	0

位	名称	说明	RW
31:5	Reserved	保留，应始终为默认值	R
4:3	lane1_pre-emphasis	lane1pre-emphasisrange配置 00：小范围 01：中范围 11：大范围 10：保留	RW
2:0	Reserved	保留，应始终为默认值	R

TXPHY_ANA_REG1E 寄存器

TXPHY_ANA_REG1EBASE + 0x078

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																									pll_mode		post_div
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	1

位	名称	说明	RW
31:7	Reserved	保留，应始终为默认值	R
6:5	pll_mode	PLL 模式配置 2‘b00：保留 2‘b01：MIPIDPHYmode	RW
4:0	post_div	PHYPLLPOSTDIV参数配置（默认值是00001）	RW

TXPHY_DIG_REG00 寄存器

TXPHY_DIG_REG00BASE + 0x080

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																															reg_dig_reset
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	1	1	1	1	1

位	名称	说明	RW
31:1	Reserved	保留，应始终为默认值	R
0	reg_dig_reset	reg_digital 复位控制 1：不复位 0：复位	RW

TXPHY_DIG_REG14 寄存器

TXPHY_DIG_REG14BASE + 0x0D0

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								TCLKPRE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	1	0	1	0	1	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:0	TCLKPRE	Tclkpre和Ths-pre配置，当datarate低于300Mbps时配置； DateRate Value(HEX) 80-110Mhz 8' h00 110-150Mhz 8' h14 150-200Mhz 8' h55 200-250Mhz 8' h00 250-300Mhz 8' h55 300-1500Mhz 8' haa	RW

TXPHY_DIG_REG15 寄存器

TXPHY_DIG_REG15BASE + 0x0D4

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																														TCLKPRE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0

位	名称	说明	RW
31:2	Reserved	保留，应始终为默认值	R
1:0	TCLKPRE	Tclkpre和Ths-pre配置，当datarate低于300Mbps时配置； DateRate Value(HEX) 80-110Mhz 2' h0 110-150Mhz 2' h0 150-200Mhz 2' h1 200-250Mhz 2' h0 250-300Mhz 2' h1 300-1500Mhz 2' h2	RW

TXPHY_LANE_REG00 寄存器

TXPHY_LANE_REG00BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										HS_Tlpx
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	0	0	1	0	1

位	名称	说明	RW
31:5	Reserved	保留，应始终为默认值	R
4	lane_swap_en	差分信号交换控制寄存器 1：使能 0：禁能	RW
3:0	Reserved	保留，写入无影响，读取为零。	RW
31:6	Reserved	保留，应始终为默认值	R
5:0	HS_Tlpx	LaneHSTlpx配置 Time(> =Tlpx) =Tpin_txbyteclkhs *(2+value) Frequency(1/UI) Value 80-- 300MHz 0x02 300 --600MHz 0x03 600 --1000 MHz 0x05(default) 1000-- 1200 MHz 0x06 1200-- 1400 MHz 0x09 1400-- 1500 MHz 0x0d	RW

TXPHY_LANE_REG05 寄存器

TXPHY_LANE_REG05BASE + 0x80*i+0x14

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										HS_Tlpx
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	0	0	1	0	1

位	名称	说明	RW
31:6	Reserved	保留，应始终为默认值。	R
5:0	HS_Tlpx	Lane HS Tlpx 配置，Time(>=Tlpx)=Tpin_txbyteclkhs*(2+value)。	RW

TXPHY_LANE_REG06 寄存器

TXPHY_LANE_REG06BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								HS_Ths_zero_6	HS_Ths_prepare
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7	HS_Ths_zero_6	Lane HSThs-zero配置：此位为S_HSTXTHSZERO[6]	RW
6:0	HS_Ths_prepare	LaneHSThs-prepare配置 clocklane：Ths-prepare(38ns~95ns) datalane：Ths-prepare(40ns+4UI~85ns+6UI) Frequency(1/UI) Value	RW

TXPHY_LANE_REG07 寄存器

TXPHY_LANE_REG07BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										HS_Ths_zero_5_0
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0

位	名称	说明	RW
31:6	Reserved	保留，应始终为默认值	R
5:0	HS_Ths_zero_5_0	Lane HSThs-zero配置：S_HSTXTHSZERO[5:0]. clocklane：Ths-prepare+Ths-zero (> =300ns) Ths-zero=Ttxbyteclkhs *(5+ value) Frequency(1/UI) Value 80-- 150MHz 0x16 150--250 MHz 0x17 250--300 MHz 0x18 300--400 MHz 0x19 400--500 MHz 0x1B 500--600 MHz 0x1D 600--700 MHz 0x1E 700--800 MHz 0x1F 800--1000 MHz 0x20(default)	RW

TXPHY_LANE_REG08 寄存器

TXPHY_LANE_REG08BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																									HS_Ths_trail
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	1	1

位	名称	说明	RW
31:7	Reserved	保留，应始终为默认值	R
6:0	HS_Ths_trail	LaneHSThs-trail配置 clocklane：Ths-trail(> =60ns) datalane：Ths-trail(> =max(8UI, 60ns+4UI) Frequency(1/UI) Value 80-- 110MHz 0x7E 110-- 150MHz 0x7E 150 --200MHz 0x7E	RW

TXPHY_LANE_REG09 寄存器

TXPHY_LANE_REG09BASE + 0x80*i+0x24

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								TCLKPRE			HS_Ths_exit_4_0
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	1	0	0	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值。	R
7:5	TCLKPRE	Tclkpre 和 Ths-pre 配置，当 data rate 低于 300Mbps 时配置。	RW
4:0	HS_Ths_exit_4_0	Lane HS Ths-exit 配置：Ths-exit=Ttxbyteclkhs*(value+2)，此域为 value 的低 5 位。	RW

TXPHY_LANE_REG0A 寄存器

TXPHY_LANE_REG0ABASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																												HS_Tclk_post_3_0
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	1	1

位	名称	说明	RW
31:4	Reserved	保留，应始终为默认值	R
3:0	HS_Tclk_post_3_0	clockLane HSTclk-post配置 Tclk-post=Ttxbyteclkhs*(value+4) value有6bit，此域是value的低4bit，value高2bit在 TXPHY_LANE_REG10	RW

TXPHY_LANE_REG0C 寄存器

TXPHY_LANE_REG0CBASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																													TX_PPI_sync_en	Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	1	0	0	0

位	名称	说明	RW
31:3	Reserved	保留，应始终为默认值	R
2	TX_PPI_sync_en	LPDTTXPPI 信号内部同步使能 1：使能 0：禁能	RW
1:0	Reserved	保留，应始终为默认值	R

TXPHY_LANE_REG0E 寄存器

TXPHY_LANE_REG0EBASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																												HS_Tclk_pre
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0

位	名称	说明	RW
31:4	Reserved	保留，应始终为默认值	R
3:0	HS_Tclk_pre	clocklane HSTclk-pre配置 Tclk-pre=Tpin_txbyteclkhs*(value+1)	RW

TXPHY_LANE_REG10 寄存器

TXPHY_LANE_REG10BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								HS_Tclk_post_5_4		HS_Tta_go
RST	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?	?

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:6	HS_Tclk_post_5_4	clock Lane HSTclk-post配置 Tclk-post=Ttxbyteclkhs*value value有6bit，此域是value的高2bit，value低4bit在 TXPHY_LANE_REG0A	RW
5:0	HS_Tta_go	HSTta-go配置 Tta-go=Ttxclkesc*value	RW

TXPHY_LANE_REG11 寄存器

TXPHY_LANE_REG11BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																									HS_Ths_exit_5	HS_Tta_sure
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1

位	名称	说明	RW
31:7	Reserved	保留，应始终为默认值	R
6	HS_Ths_exit_5	Lane HSThs-exit配置 Ths-exit=Ttxbyteclkhs*value value有6bit，此域是value的高1bit，value低5bit在 TXPHY_LANE_REG09	RW
5:0	HS_Tta_sure	Lane HSTta-sure配置 Tta-sure=Ttxclkesc*value	RW

TXPHY_LANE_REG12 寄存器

TXPHY_LANE_REG12BASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										HS_Tta_wait
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	0	1	0

位	名称	说明	RW
31:6	Reserved	保留，应始终为默认值	R
5:0	HS_Tta_wait	Lane HSTta-wait配置 Tta-wait=Ttxclkesc*(value+2)	RW

TXPHY_LANE_REG1C 寄存器

TXPHY_LANE_REG1CBASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																										TCLKPRE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

位	名称	说明	RW
31:6	Reserved	保留，应始终为默认值	R
5:3	TCLKPRE	Tclkpre和Ths-pre配置，当data rate低于300Mbps时配置； clocklane： DateRate Value(HEX) 80-110Mhz 3' h4 110-150Mhz 3' h0 150-1500Mhz 3' h0	RW
2:0	TCLKPRE	Tclkpre和Ths-pre配置，当data rate低于300Mbps时配置； clocklane： DateRate Value(HEX) 80-110Mhz 3' h1 110-150Mhz 3' h1 150-200Mhz 3' h1 200-250Mhz 3' h0 250-300Mhz 3' h0	RW

TXPHY_LANE_REG1F 寄存器

TXPHY_LANE_REG1FBASE + 0x80

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																												TCLKPRE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	1

位	名称	说明	RW
31:4	Reserved	保留，应始终为默认值	R
3:0	TCLKPRE	Tclkpre和Ths-pre配置，当data rate低于300Mbps时配置； clocklane： DateRate Value(HEX) 80-110Mhz 4' h3 110-150Mhz 4' h3 150-200Mhz 4' h5 200-250Mhz 4' h3 250-300Mhz 4' h5 300-1500Mhz 4' h7 data lane： DateRate Value(HEX) 80-110Mhz 4' h3 110-150Mhz 4' h5 150-200Mhz 4' h5	RW

TXPHY_TTL_REG00 寄存器

TXPHY_TTL_REG00BASE + 0x380

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																													TTL_RST	Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	1	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
2	TTL_RST	reg_ttl复位控制 1：不复位 0：复位	RW
1:0	Reserved	保留，应始终为默认值	R

TXPHY_TTL_REG03 寄存器

TXPHY_TTL_REG03BASE + 0x038C

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																													TTL_MODE	Reserved	MIPI_MODE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1

位	名称	说明	RW
31:3	Reserved	保留，应始终为默认值。	R
2	TTL_MODE	TTL mode 使能：1=使能，0=禁能。	RW
1	Reserved	保留，应始终为默认值。	R
0	MIPI_MODE	MIPI mode 使能：1=使能，0=禁能。	RW

TXPHY_TTL_REG05 寄存器

TXPHY_TTL_REG05BASE + 0x394

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								CLKN_IMPEDANCE				CLKP_IMPEDANCE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	1	1	1	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:4	CLKN_IMPEDANCE	TTL_modeCLKN 阻抗控制寄存器 0000：超大阻抗 0001：大阻抗 0011：中阻抗 1101：小阻抗（默认） 1111：超小阻抗	RW
3:0	CLKP_IMPEDANCE	TTL_modeCLKP 阻抗控制寄存器 0000：超大阻抗 0001：大阻抗 0011：中阻抗 1101：小阻抗（默认） 1111：超小阻抗	RW

TXPHY_TTL_REG0B 寄存器

TXPHY_TTL_REG0BBASE + 0x0

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								DL0_TTL	DL1_TTL	Reserved		CL_TTL	Reserved
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7	DL0_TTL	data lane0使能TTLmode 1：使能 0：禁能	RW
6	DL1_TTL	data lane1使能TTLmode 1：使能 0：禁能	RW
5:4	Reserved	保留，应始终为默认值	R
3	CL_TTL	clocklane使能TTLmode 1：使能 0：禁能	RW
2:0	Reserved	保留，应始终为默认值	RW

TXPHY_TTL_REG0C 寄存器

TXPHY_TTL_REG0CBASE + 0x3B0

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								DATAN0_IMPEDANCE				DATAP0_IMPEDANCE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	1	1	1	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:4	DATAN0_IMPEDANCE	TTL_modeDATAN0阻抗控制寄存器 0000：超大阻抗 0001：大阻抗 0011：中阻抗 1101：小阻抗（默认） 1111：超小阻抗	RW
3:0	DATAP0_IMPEDANCE	TTL_modeDATAP0 阻抗控制寄存器 0000：超大阻抗 0001：大阻抗 0011：中阻抗	RW

TXPHY_TTL_REG0D 寄存器

TXPHY_TTL_REG0DBASE + 0x3B4

Bit	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
字段	Reserved																								DATAN1_IMPEDANCE				DATAP1_IMPEDANCE
RST	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	1	0	1	1	1	0	1

位	名称	说明	RW
31:8	Reserved	保留，应始终为默认值	R
7:4	DATAN1_IMPEDANCE	TTL_modeDATAN1阻抗控制寄存器 0000：超大阻抗 0001：大阻抗 0011：中阻抗 1101：小阻抗（默认） 1111：超小阻抗	RW
3:0	DATAP1_IMPEDANCE	TTL_modeDATAP1 阻抗控制寄存器 0000：超大阻抗 0001：大阻抗 0011：中阻抗 1101：小阻抗（默认） 1111：超小阻抗	RW